计算机的组成框图_计算机五大结构

（一）计算机组成与体系架构 　　1、计算机结构 　　

　　1.1 运算器 　　（1）算术逻辑单ALU：数据的算术运算和逻辑运算 　　（2）累加寄存器AC：通用寄存器，为ALU提供一个工作区，用于暂存数据 　　（3）数据缓冲寄存器DR：写内存时，暂存指令或数据 　　（4）状态条件寄存器PSW：存状态标志与控制标志（也可归为控制器） 　　1.2 控制器 　　（1）程序计数器PC：存储下一条要执行指令的地址 　　（2）指令寄存器IR：存储即将执行的指令 　　（3）指令译码器ID：对指令中的操作码字段进行分析解释 　　（4）时序部件：提供时序控制信号 　　1.3 冯
诺依曼结构 　　冯
诺依曼结构也称普林斯顿结构， 是一种将程序指令存储器和数据存储器合并在一起的存储结构，特点： 　　（1）一般用于PC处理器，如I3、I5、I7处理器 　　（2）指令与数据存储器合并在一起 　　（3）指令与数据都通过相同的数据总线传输 　　1.4 哈佛结构 　　哈佛结构是一种将程序指令存储和数据存储分开的存储结构，哈佛结构是一种并行的体系结构，它的主要特点是将程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个独立的存储器，每个存储器独立编址、独立访问，特点： 　　（1）一般用于嵌入式处理器（DSP）数字信号处理（DSP，Digital Signal Processing） 　　（2）指令与数据分开存储，可以并行读取，有较高数据的吞吐率 　　（3）有4条总线：指令和数据的数据总线与地址总线 　　2、存储系统Cache 　　2.1 层次化存储结构 　　

　　（1）Cache的功能：提高CPU数据输入输出的速率，突破冯*诺依曼瓶颈，即CPU与存储系统间数据传送宽带限制 　　（2）在计算机的存储系统体系中，Cache是访问速度最快的层次 　　（3）Cache对程序员来说是透明的 　　（4）使用Cache改善系统性能的依据是程序的局部性原理，时间局部性和空间局部性 　　时间局部性：程序中某条指令一旦执行，不久以后该指令可能再次执行，典型原因是由于程序中存在着大量的循环操作 　　空间局部性：指程序一旦访问了某个存储单，不久以后，其附近的存储单也将被访问，即程序在一段时间内所访问的地址可能集中在一定的范围内，其典型情况是程序顺序执行 　　工作集理论：工作集是程序运行时被频繁访问的页面集合 　　如果以h代表对Cache的访问命中率，
表示Cache的周期时间，
表示主存储器周期时间，以读操作为例，使用“Cache+主存储器”的系统的平均周期为
，则
，其中
又称为失效率（未命中率）。 　　2.2 主存编址 　　

　　存储单：存储单个数=最大地址-最小地址+1 　　编址内容： 　　按字编址（1个字=4bit）：存储体的存储单是字存储单，即最小寻址单位是一个字 　　按字节编址（1个字节=8bit）：存储体的存储单是字节存储单，即最小寻址单位是一个字节 　　总容量=存储单个数*编址内容 　　根据存储器所要求的容量和选定的存储芯片的容量，就可以计算出所需芯片的总数，即：总片数=总容量/每片的容量 　　2.3 磁盘管理 　　

　　存取时间=寻道时间+等待时间，寻道时间是指磁头移动到磁道所需的时间，等待时间是等待读写的扇区转到磁头下方所用的时间。

　　读取磁盘的时间应该包括以下三部分： 　　（1）找磁道的时间；（2）找块（扇区）的时间，即旋转延迟时间；（3）传输时间。 　　平均存取时间（Average Access Time)，是指磁头找到指定数据的平均时间，通常是磁盘平均寻道时间和平均潜伏时间（等待时间）之和，平均存取时间最能代表硬盘找到某一数据所用的时间，数值越小越好。 　　平均访问时间=平均寻道时间+平均等待时间。 　　2.4 磁盘调度 　　（1）先来先服务；（2）最短寻道时间优先；（3）扫描算法；（4）循环扫描算法。



　　2.5 数据传输控制方式 　　程序控制（查询）方式：分为无条件传送和程序查询方式两种，方法简单，硬件开销小，量I/O能力不高，严重影响CPU的利用率。程序中断方式：与程序控制方式相比，中断方式因为CPU无需等待而提高了传输请求的响应速度。DMA方式：DMA方式是为了在主存与外设之间实现高速、批量数据交换而设置的，DMA方式比程序控制方式与中断方式都高效（DMAC向总线裁决逻辑提出总线请求，CPU执行完当前总线周期即可释放总线控制权，此时DMA响应，通过DMAC通知I/O接口开始DMA传输。）通道方式I/O处理机 　　总线 　　一条总线同一时刻仅允许一个设备发送，但允许多个设备接收，所以总线是半双工模式；半双工与全双工；串行总线与并行总线。数据总线(Data Bus,DB)：在CPU和RAM之间来回传送需要处理或是需要储存的数据地址总线(Adress Bus,AB)：用来指定在RAM(Random Access Memory)之中储存的数据的地址控制总线(Control Bus,CB)：将微处理器控制单(Control Unit)的信号，传送到周边设 　　CISC与RISC指令系统类型指令寻址方式实现方式其他CISC（复杂）数量多，使用频率差别大，可变长格式支持多种微程序控制技术（微码）研制周期长RISC（精简）数量少，使用频率接近定长格式，大部分为单周期指令，操作寄存器，只有Load/Store操作内存支持方式少增加了通用寄存器；硬布线逻辑控制为主；适合采用流水线优化编译，有效支持高级语言 　　流水线 　　流水线是指在程序执行时多条指令重叠进行操作的一种准并行处理实现技术，各种部件同时处理是针对不同指令而言的，它们可同时为多条指令的不同部分进行工作，以提高各部件的利用率和指令的平均执行速度。

　　流水线周期为执行时间最长的一段，流水线计算公式为： 　　1条指令执行时间+（指令条数-1）* 流水线周期 　　理论公式：
　　实践公式：


　　流水线的吞吐率（Though Put rate，TP）是指在单位时间内流水线所完成的任务数量或输出的结果数量，计算流水线吞吐率的最基本公式如下：
　　流水线最大吞吐率：
　　流水线-流水线加速比计算 　　完成同样一批任务，不使用流水线所用的时间与使用流水线所用的时间之比称为流水线加速比，公式：
　　2.6 嵌入式系统开发设计-芯片 　　（1）DSP，数字信号处理器，是一种特别适合于进行数字信号处理运算的微处理器，其主要应用是实时快速地实现各种数字信号处理算法。 　　（2）SoC(System onChip)，片上系统，从狭义角度讲，它是信息系统核心的芯片集成，是将系统关键部件集成在一块芯片上；从广义角度讲，SoC是一个微小型系统，如果说中央处理器(CPU)是大脑，那么SoC就是包括大脑、心脏、眼睛和手的系统。 　　（3）MPU，微机中的中央处理器称为微处理器，是构成微机的核心部件，也可以说是微机的以脏，它起到控制整个微型计算机工作的作用，产生控制信号对相应的部件进行控制，并执行相应的操作。 　　（4）MCU(Microcontroller Unit)，又称单片微型计算机（Single Chip Microcomputer）或者单片机，是把中央处理器的频率与规格做适当缩减，并将内存、计数器、USB、A/D转换、UART、PLC、DMA等周边接口，甚至LCD等驱动电路都整合在单一芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。 　　2.7 校验码 　　奇偶校验，可检查1位的错误，不可纠错 　　奇偶校验码的编码方法是：由若干位有效信息（如一个字节），再加上一个二进制位（校验位）组成校验码； 　　奇校验：整个校验码（有效信息位和校验位）中“1”的个数为奇数； 　　偶校验：整个校验码（有效信息位和校验位）中“1”的个数为偶数； 　　CRC校验可检错，不可纠错 　　循环冗余校验（CRC，Cyclic Redundancy Check） 　　CRC的编码方法是：在K位信息码之后拼接R位校验码，应用CRC码的关键是如何从K位信息位简便地得到R位校验位（编码），以及如何从K+R位信息码判断是否出错。 　　循环冗余校验码编码规律如下： 　　（1）把待编码的N位有效信息表示为多项式M(X)； 　　（2）把M(X)左移K位， 得到
，这样就空出了K位，以便拼装K位余数（即校验位）； 　　（3）选取一个K+1位的产生多项式G(X)，对
做模2除； 　　（4）把左移K位以后的有效信息与余数R(X)做模2加减，拼接为CRC码，此时的CRC码共有N+K位； 　　把接收到的CRC码用约定的生成多项式G(X)去除，如果正确，则余数为0；如果某一位出错，则余数不为0。不同的位数出错，其余数不同，余数和出错位序号之间有唯一的对应关系。

　　2.8 综合应用 　　



　　处理数据有三个步骤： 　　（1）从磁盘读入到缓冲区（15
） 　　（2）从缓冲区读入到（内存）用户区（5
） 　　（3）处理（内存）用户区数据（1
） 　　步骤1和2都需要访问临界资源（缓冲区），所以需要合并成一个操作阶段，使用缓冲区时不能并行，必须分开执行，时间为15+5=20
，其次处理数据1
，构造成流水线后，整个过程划分为2个阶段，分别是20
，1
，根据流水线执行公式，流水线执行时间为：20+1+（10-1）*20=201
　　双缓冲区可以实现读入到缓冲区2和从缓冲区1读入到用户区的并发。读入到缓冲区和从缓冲区读入到用户区，可以对不同的缓冲区进入，也就是说可以并行处理。对于这里构造流水线后，整个过程划分为3个阶段： 　　（1）从磁盘读入到缓冲区15
　　（2）从缓冲区读入到用户区5
　　（3）处理（内存）用户区数据1
　　根据流水线执行公式，流水线执行时间为：15+5+1+（10-1）*15=156