verilog 移位运算符 说明_Verilog语法之四：运算符
本文首发于“花蚂蚁”，想要学习FPGA及Verilog的同学可以一下。
Verilog HDL语言的运算符范围很广，其运算符按其功能可分为以下几类:
1) 算术运算符(+,－,×，/,％)
2) 赋值运算符(=,<=)
3) 关系运算符(>,=,<=)
4) 逻辑运算符(&&,||,!)
5) 条件运算符(?:)
6) 位运算符(~,|,^,&,^~)
7) 移位运算符(<>)
8) 拼接运算符({ })
9) 其它
在Verilog HDL语言中运算符所带的操作数是不同的，按其所带操作数的个数运算符可分为三种:
1) 单目运算符(unary operator):可以带一个操作数,操作数放在运算符的右边。
2) 二目运算符(binary operator):可以带二个操作数,操作数放在运算符的两边。
3) 三目运算符(ternary operator):可以带三个操作,这三个操作数用三目运算符分隔开。
见下例:
clock = ~clock; // ~是一个单目取反运算符, clock是操作数。c = a | b; // 是一个二目按位或运算符, a 和 b是操作数。r = s ? t : u; // ?: 是一个三目条件运算符, s,t,u是操作数。
下面对常用的几种运算符进行介绍。
1.算术运算符
在Verilog HDL语言中，算术运算符又称为二进制运算符，共有下面几种：
1) + (加法运算符,或正值运算符,如 rega＋regb，＋3)
2) － (减法运算符，或负值运算符，如 rega－3,－3)
3) × (乘法运算符，如rega*3)
4) / (除法运算符，如5/3)
5) % (模运算符，或称为求余运算符，要求％两侧均为整型数据。如7％3的值为1)
在进行整数除法运算时，结果值要略去小数部分，只取整数部分。而进行取模运算时，结果值的符号位采用模运算式里第一个操作数的符号位。见下例。
模运算表达式 结果 说明
10%3 1 余数为1
11%3 2 余数为2
12%3 0 余数为0即无余数
-10%3 -1 结果取第一个操作数的符号位,所以余数为-
2024最新激活全家桶教程，稳定运行到2099年，请移步至置顶文章：https://sigusoft.com/99576.html
版权声明：本文内容由互联网用户自发贡献，该文观点仅代表作者本人。本站仅提供信息存储空间服务，不拥有所有权，不承担相关法律责任。如发现本站有涉嫌侵权/违法违规的内容， 请联系我们举报，一经查实，本站将立刻删除。 文章由激活谷谷主-小谷整理,转载请注明出处：https://sigusoft.com/96999.html
