为什么Verilog使用$sign()与>>>却不能进行算数右移？ PS: 我知道如何实现，换一个写法就可以了，但是问题在于为什么使用?:运算就会产生这种奇怪的结果…我都不知道是哪里UB还是怎么了 代码长这样： 模块长这样：
警告长这样： 使用的软件是： Quartus II 64-Bit Version: 13.1.0 Build 162 10/23/2013 SJ Full Version PS，换了新的 Quartus Prime 22.1std.1 也一样 PSS，加一个signed突然就又可以了，但是我还是不知道为什么它突然能工作了… assign out = signext ? $signed($signed(in) >>> shift_amount) :(in >> shift_amount); 问题似乎解决了： 问题出在?:运算符。在二选一时如果有一路是unsigned类型，就会把另一路也转化为unsigned。 同时>>>运算的方式由结果类型signed/unsigned决定，而结果类型被决定的优先级是： 1.作为某些运算符的操作数时，由运算符决定 2.运算符不能决定的，与左操作数类型相同 所以说，这个$signed()标记其实根本没有生效…
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