verilog语法学习1：深入理解阻塞赋值与非阻塞赋值 准备入坑FPGA了，verilog肯定是绕不开的第一关。今天我学了阻塞赋值和非阻塞赋值，但是对这两种赋值方式感到非常困惑，为啥要用两种赋值方式呢？只用一种它不简单吗？它不香吗？于是好奇的我就去仔细理解了一下这两种方式的异同。具体参考过的内容列在下面了：verilog数字系统设计教程（夏宇闻）：学习verilog的必读书。第四版第十四章深入理解阻塞和非阻塞赋值的异同。Nonblocking Assignments in Verilog Synthesis, Coding Styles That Kill! （Clifford E. Cummings ）：这篇文章是夏老师那本书中相关内容的来源。IEEE Standard for Verilog® Hardware Description Language：想知道有关仿真器更详细和更准确的内容可以直接看IEEE的标准，1364™-2005的11.Scheduling semantics。 一、阻塞赋值与非阻塞赋值的两条要点 实际上在写verilog代码的过程中没有必要对阻塞赋值与非阻塞赋值有很深刻的了解，总体记住以下两条原则就可以愉快的写代码了：描述组合逻辑使用阻塞赋值“=”。描述时序逻辑使用非阻塞赋值“<=”。 如果对具体为什么没兴趣的话读到这里就可以结束了。但是毕竟人都是有好奇心的，所以也就继续说明具体原因。 二、阻塞赋值与非阻塞赋值名称的由来 首先为了方便后面的说明这里引入两个缩写RHS（right-hand-side）：赋值等号右边的表达式或变量可分别缩写为RHS表达式或RHS变量。LHS（left-hand-side）：赋值等号左边的表达式或变量可分别缩写为LHS表达式或LHS变量。 阻塞赋值的英文名称是（blocking assignment），符号是“=”：我们看交通阻塞就是说这条路上的车堵上了，只有这条路上的车过去旁边路上的车才能继续通过，相似的阻塞赋值要求在赋值时先计算RHS部分的值，这时赋值语句不允许任何别的verilog语句的干扰，直到现行的赋值完成时刻，即把RHS赋值给LHS的时刻，它才允许别的赋值语句的执行。由于在赋值过程中阻塞别的语句的执行，因此得名阻塞赋值。 非阻塞赋值的英文名称是（nonblocking assignment），符号是“<=”：与阻塞赋值不同，非阻塞赋值在赋值开始的时刻计算RHS表达式，在赋值结束的时刻计算LHS表达式，而在这之间其他的verilog语句是可以正常执行的。由于在赋值过程中并未阻塞别的语句的执行，因此得名非阻塞赋值。 对这两个名称有了进一步认识之后就可以对阻塞赋值与非阻塞赋值进行深入的理解了。 三、深入理解：EDA中的仿真器 首先来简单说明EDA工具中的仿真流程。我们都知道，硬件电路是并行执行，而在CPU上跑的仿真器是软件编写的，因此是串行执行的。为了用串行的软件模拟出并行的硬件特性，仿真器中就引入了仿真时间这个概念。仿真是严格按照仿真时间的时间轴向前推进的。对于在不同时间发生的事件，为了以正确的时间处理它们，仿真器会按顺序将事件放在事件队列中。如果同一时刻有多个事件，那么按照优先级放到事件队列。事件的优先级就定义在后面提到的层次化事件队列（stratified event queue）中。下面这张图展示了仿真的流程，一方面横轴按照仿真时间推进，另一方面纵轴要按照同一时刻发生的事件推进。
事件分为计算事件和更新事件。线网（wire）和寄存器（reg）值发生变化，叫做更新事件。一个更新事件执行后，所有对这个事件敏感的进程（initial、always、module、assign等）都被激活，以随机顺序计算，进程的计算是计算事件。更新事件会产生计算事件，计算事件也会产生更新事件。相互触发，推进仿真进行。 在IEEE Verilog standard定义了事件队列让simulator厂商实现，至于该如何实现是各厂商的商业机密。我在这里做了简化，把不推荐使用的 Inactivate Event（“#0 延时阻塞赋值”）直接删去了。
从流程图以及上面的仿真参考模型我们可以发现阻塞赋值在Active Events中，所以该事件会一次就完成赋值。非阻塞赋值的RHS在Active Events，但LHS不在Active Events，而在Nonblocking Events。所以由此可知，由于非阻塞赋值语句的RHS放在Active Events，所以会先执行，之后等在Active Events内的事件执行完毕后才轮到Nonblocking Events，也就是非阻塞赋值语句的LHS执行。 看一个具体的例子：a <= b， b <= a（初始化 a=1，b=0）与 a = b， b = a（初始化 a=1，b=0）。对于非阻塞赋值一开始先执行RHS，也就是a = 1，b = 0，然后再执行LHS，因此a = 0，b = 1，如果交换顺序 b <= a，a <= b，会得到相同的结果a = 0，b = 1。对于阻塞赋值一次性完成执行，因此a = 0，b = 0，如果交换顺序 b = a，a = b，会得到a = 1，b = 1。 关键：可以看到阻塞赋值会因为程序的撰写顺序而有不同的值，但非阻塞赋值却不会因为程序的撰写顺序而有影响，原因是非阻塞赋值的执行是2个步骤，而阻塞赋值的执行是1个步骤。由于组合电路与时间顺序无关，因此采用阻塞赋值，而时序电路与时间（顺序）紧密相关因此采用对顺序不敏感的非阻塞赋值。 四、误用会产生什么结果？ 从上面的分析中其实我们已经理解了为什么。下面将进一步探究，给出一些误用的例子加以分析，使理解更深入。 （1）本来该用“<=”，结果用了“=” 1）产生时钟信号 
可以看到在第一个使用阻塞赋值的模型中并未产生我们想要的clk信号，这是因为clk =~clk这个语句是一步完成的，期间 @（clk）没有办法执行。当~clk结束后不会触发@（clk），因此信号变为1之后就不变了。而在非阻塞赋值中，clk <=~clk这个语句分两步完成，首先是计算~clk，当这个计算完后@（clk）开始执行，然后clk <=触发@（clk），于是时钟信号就正常的产生了。 2）移位寄存器 
可以看到在第一个使用阻塞赋值的模型中并未产生我们想要移位寄存器，这是因为触发连续赋值之后q直接一次性被赋予了d的值。再看非阻塞赋值，首先执行RHS有d=1，q1=0，q2=0，然后执行LHS有q1=1，q2=0，q=0，依次类推，明显就形成了移位寄存器。 （2）本来该用“=”，结果用了“<=” 
可以看到在第一个使用阻塞赋值的模型中并产生了我们想要的赋值效果。而在非阻塞赋值中首先计算RHS，即a&b，c&d，tmp1|tmp2（a=1，b=0，c=1，d=0，tmp1=0，tmp2=0）得到结果a&b=0，c&d=0，tmp1|tmp2=0，再进行LHS，得到y=0，很明显这不是我们想要的（a=1，b=1，c=0，d=0）对应的输出。
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