计算机组成原理第二版唐朔飞答案_计算机组成原理蒋本珊第四版答案

《计算机组成原理》白中英 期末复习重点整理 　　第一章 计算机系统概论 　　1.通用计算机分类：超级计算机、大型机、服务器、PC机、单片机和多核机。（从大到小6类） 　　2.计算机性能指标的计算（必考计算题）：吞吐量、响应时间、利用率、处理机字长、总线宽度、存储器容量、存储器带宽、主频/时钟周期。性能指标计算方法CPU执行时间CPU时钟周期数×CPU时钟周期CPI(执行每条指令所需平均周期数)执行某段程序所需CPU时钟周期数÷程序指令条数MIPS(平均每秒执行多少百万条定点指令条数)指令数÷(程序执行时间×10^6)FLOPS(每秒执行浮点操作次数)程序中的浮点操作次数÷程序执行时间 　　例题：已知一台50Mhz处理机执行标准测试程序，程序包含了各种指令类型，其数目和平均时钟周期数如下表所示：指令类型指令数目平均时钟周期数整数运算数据传送浮点运算控制传送80002 　　求解有效CPI、MIPS速率和处理机执行程序时间 　　CPI即计算每条指令的平均时钟周期数，即求一个加权平均数即可，计算方法如下： 　　
　　MIPS即计算平均每秒执行多少百万条指令，衡量的就是程序运行的快慢，简单来说即，指令数/时间 　　其中时间=时钟周期数×时钟周期=时钟周期数÷主频，指令数=时钟周期数÷CPI，两者相除得到： 　　
　　程序执行时间=时钟周期数÷主频 　　
　　3.计算机硬件组成要素：运算器、存储器、控制器、适配器、总线和输入/输出设备。（7个组成） 　　4.计算机的软件组成分两类：系统程序和应用程序。 　　5.冯诺依曼结构和哈佛结构的区别： 　　哈佛结构的计算机将程序指令和数据分开存储，使用两个相互独立的存储器——程序存储器和数据存储器。两个存储器独立编制、独立访问，每个存储器对应两条总线——地址总线和数据总线。在哈佛结构中，CPU首先到程序指令存储器中取出指令，经译码后得到对应的数据地址，根据数据地址到数据存储器中读取数据。由于程序指令和数据分开存储，使得指令和数据有不同的数据宽度。程序总线和数据总线分离，也使得计算机可在一个时钟周期内同时获得指令字和操作数，因此执行速度和数据的吞吐量均有提升。 　　冯诺依曼结构与哈佛结构的主要区别就在于，是否将地址空间和数据空间分开。 　　6.编程方法手编程序，也叫做目的程序，是直接采用机器语言编写代码，相当费事。汇编语言，用直观的符号语言代替机器语言编写代码，利用汇编器将汇编语言“翻译”成机器语言。算法语言，与具体机器无关，有规定好的一套基本符号和相应规则，直观通用，常见的有BASIC、FORTRAN、C、C++、Java等。由算法语言写成的程序叫做源程序，需要“翻译”成目标程序才能在机器上运行。编译器由编译程序和运行系统组成，前者将源程序翻译成目的程序，后者辅助运行。链接器，将多个模块与库程序组合在一起以解析所有应用。加载器，将机器代码放入合适的内存位置以便处理器执行。 　　7.计算机系统的层次结构 　　计算机系统通常由五个以上不同级组成，具体如下：微程序设计或逻辑电路级，是实在的硬件级。一般机器级，也称机器语言级，由微程序解释机器指令系统，也是硬件级。操作系统级，由操作系统程序实现，为混合级。汇编语言级，由汇编程序支持和执行。高级语言级，面向用户。 　　第二章 运算方法和运算器 　　1.数据与文字的表示方式 　　两种格式：定点格式和浮点格式，前者范围有限，后者容许范围很大。定点数的表示方法，定点，即小数点位置固定不变

定点数表示形式 　　一共有n+1位，一位表示符号，其余位位数表示量值（尾数），若表示纯小数，表示范围为
，若表示纯整数，表示范围为
浮点数表示方法，小数点可以在一定范围变化

浮点数表示形式 　　在计算机中，二进制数N可写成
，其中M为尾数，是纯小数，e是指数，是整数，基数为2，尾数决定数据精度，阶码决定数据小数点位置。十进制数串的表示方法，主要有字符串形式（1字节存放一个十进制数）、压缩的十进制数串形式（1字节存放两个十进制数位） 　　2.数的机器码表示 　　真值和机器数（机器码），前者是一般书写的数，后者是机器中编码的数，包括原码、补码、反码、移码。（★★★很容易考计算题）原码，简单来说，在量值前加一个符号位即可，0为正数，1为负数，例如真值为+1001，其原码为01001，真值为-1001，则原码为11001。补码，正数的补码和原码一样，负数的补码是除符号位以外按位取反后加1。补码求真值的方法。 　　例题：已知
分别为0，，求x 　　解：（1）x=128(2^7)+16(2^4)+8(2^3)+2(2^1)+1(2^0)=155; 　　（2）x=-256(-2^8)+128(2^7)+16(2^4)+8(2^3)+2(2^1)+1(2^0)=-256+155=-101反码，正数的反码不变，负数的反码除符号位外需按位取反。 　　例题：已知x=+122,y=-122，求
、
、
、
、
、
　　解：先将十进制数转换为二进制数表达，计算方法就是除二取余，再将余数反向得到
，
　　
,
，
； 　　
,
，
；移码，通常用于表示浮点数的阶码，例如， 　　正数e=+10101，则
，负数e=-10101，则
，符号表示与原码、补码、反码相反，用于比较指数大小和对阶。浮点数的机器表示，通常采用统一的IEEE754标准

浮点数标准格式 　　S为符号位，占1位，0为正，1为负；M为尾数；E为阶码，用移码方式表示。规定尾数域最高有效位为1，可隐藏。规格化的32位浮点数x的真值表示为，
E=255且M<>0(M不等于0)浮点数结果为NaN，即无定义数据E=255且M=0表示真值无穷大，S为0时是+∞，S为1时是-∞E=0且M=0表示真值为0，结合S，有+0和-0之分0 <E<255则表示规格化数E=0且M<>0表示非规格化数 　　例题1：浮点数x的IEEE754标准存储格式为
，求浮点数的十进制数值 　　解：首先将十六进制展开，得到二进制格式0 | 100 0001 0 | 011 0110 0000 0000 0000 0000，其中第一位为符号位，阶码为100 0001 0，尾码为011 0110 0000 0000 0000 0000，则包含隐藏位1的尾数为1.011 011，指数为阶码-127，即100 0001 0 – 011 1111 1=000 0001 1(3) 　　所以
　　例题2：将数
转换成IEEE754标准的32位浮点数的二进制存储格式 　　解：首先将十进制数转换为二进制，整数部分除二取余，小数部分乘二取整。 　　得到10100.10011，接着移动小数点的位置，变成
，所以e为4， 　　E=4+127=131=100 0001 1，M=010 0100 1100 0000 0000 0000 　　所以最终32位浮点数的二进制存储格式为0 | 100 0001 1 | 010 0100 1100 0000 0000 0000 　　★★★第三章 存储系统 　　1.概述 　　程序的局部性原理，指在某一段时间内频繁访问某一局部的存储器地址空间，而对此范围以外的地址空间则很少访问的现象叫做程序的局部性原理（可能考简答题）

三级存储系统的组成内存储器，CPU能直接访问的、存放正在执行的程序指令和数据的存储器。速度高、容量小、价格高，由半导体器件构成。外存储器，也叫辅助存储器，速度低、容量大、价格便宜，可由磁盘存储器、光盘存储器或固态半导体存储器构成。cache，即高速缓冲存储器，用于存放常规内存中正在使用的信息块的副本。内存储器就包括cache和常规内存（即主存）两部分。cache还可以分成一级cache和二级cache 　　2.静态随机存取存储器（SRAM） 　　1.基本的静态存储阵列

基本的静态存储阵列 　　任何一个SRAM，都有三组信号线与外部交流，首先是地址线，如上图所示，一共有
六条地址线，它指定存储器的容量，用于对存储单进行索引。接着是数据线，上图一共有
四条数据线，说明存储器字长是4位，即每个存储单是4位，存储位即64×4=256个，另外就是控制线，图中
为控制线，指定读写操作，两者不会同时发生。 　　2.基本SRAM逻辑结构 　　目前的SRAM采用行列双译码方式，如存储容量为32K×8位的SRAM，地址线有15条，x方向8条，译码输出256行，y方向7条，译码输出128列，（x，y）的取值对应唯一一个存储单。双向数据线有8条，写入时，输入缓冲器打开，输出缓冲器关闭，数据写入存储阵列，读出时，相反。控制信号包含以下几个：控制信号英文全称功能片选信号CS’chip select读出使能信号OE’output enable写命令WE’write enable 　　★★★存储器扩容 　　1.位扩展

SRAM位扩展实例 　　要将1M×4位的SRAM芯片设计成1M×8位的SRAM存储器，将两个SRAM芯片的I/O端分别看成是低4位和高4位，共用地址线和控制线。 　　2.字扩展

SRAM字扩展实例 　　如上图所示，将256K×8位的SRAM芯片扩展成2048K×8位的存储器，一共需要8片，数据总线和读写控制线共用，地址线高3位通过3-8译码器形成8个片选信号，保证8个芯片不会同时工作，剩下18根地址线同时连到所有SRAM芯片地址输入端。 　　3.字位扩展 　　3.DRAM 　　DRAM存储所需件少，存储密度更高。地址分为行、列两部分分时传送。 　　DRAM存储位是基于电容器上的电荷量存储信息，DRAM的读操作是破坏性的，读出后必须刷新，未读写的存储也要定时刷新。 　　同步DRAM（SDRAM） 　　与传统的DRAM不同的是，SDRAM在DRAM接口上增加时钟信号降低存储器芯片与控制器同步的开销，主要特征如下：同步操作，SDRAM所有输入信号均在CLK的上升沿被存储器内部锁定，所有输出信号均在上升沿被输出。多存储体配置，SDRAM存储体被拆分成多个相互独立的存储体，支持流水线方式的并行操作。命令控制，SDRAM将一组控制信号的电平编码组合成“命令”。模式寄存器，可以控制SDRAM工作在何种操作模式下。功能异步DRAMSDRAM时钟信号无时钟根据系统时钟运行(RAS)’控制方式(RAS)’为电平控制(RAS)’为脉冲控制存储体个数单存储体多存储体突发传输一次传输一个列地址每个列地址突发传送1、2、4、8或256个字读延迟读延迟不能编程读延迟可以编程 　　4.只读存储器 　　最大特点是具有非易失性，通常用于储存固件、引导加载程序、监控程序以及不变或很少改变的数据。掩膜ROM，一旦做成就不能改变存储内容。可编程ROM（PROM），包括一次性编程ROM（OTP ROM）、紫外线擦除PROM（EPROM）、电可擦PROM（EEPROM）、闪速（Flash）存储器（闪存）。 　　5.cache存储器 　　cache存储器的出现是为了解决CPU和主存之间速度不匹配的问题。除包含SRAM外，cache还有控制逻辑。 　　★★★计算题cache的命中率，公式为
，其中
为cache完成存取的总次数，
为主存完成存取总次数。cache/主存系统的平均访问时间，公式为
，其中
为命中时cache访问时间，
表示未命中时主存访问时间。访问效率，公式为
，其中
，为了提高访问效率，命中率越接近1越好。 　　例题：CPU执行一段时间，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。 　　解：首先计算cache的命中率
　　接着计算主存/cache访问时间比
　　代入访问效率公式得，
　　平均访问时间，
　　主存与cache的地址映射 　　一共有三种方式，分别为全相联方式、直接方式和组相联方式。全相联映射方式直接映射方式组相联映射方式 　　★★★计算题 　　例题： 　　6.虚拟存储器 　　1.基本概念 　　程序的再定位，将虚地址转换到实地址的过程。 　　2.页式虚拟存储器 　　3.段式虚拟存储器和段页式虚拟存储器 　　★★★计算题 　　第四章 指令系统 　　1.指令系统的发展与性能要求 　　计算机指令有微指令、机器指令和宏指令之分，微指令属于硬件，宏指令属于软件，机器指令位于微指令和宏指令之间。 　　一台计算机中所有机器指令的集合，称为计算机的指令系统（指令集）CISC，即复杂指令系统计算机。RISC，即精简指令系统计算机。 　　指令系统性能要求：完备性，要求指令系统要丰富、功能齐全且使用方便，足够使用。有效性，指令编写的程序占据存储空间小且执行速度快。规整性，要求指令系统具有对称性、匀齐性，指令格式和数据格式相一致。兼容性，适用于各种机型，只能做到“向上兼容”。 　　2.指令格式 　　1.指令基本结构

指令结构 　　如上图所示，二进制的指令字通常由操作码字段和地址码字段组成，前者表示指令的操作特性和功能，后者表示参与操作的操作数的地址。操作码，常见的如加法、减法、乘法、除法、取数、存数等，用不同编码表示，其长度由指令系统的规模决定。n位的操作码最多能表示
条指令地址码，根据有几个操作数，将其划分成几个地址，一般操作数有被操作数、操作数及操作结果三种数，就形成了三地址指令格式。（分清楚操作码和操作数的区别）零地址指令只有操作码，无地址码，如停机指令一地址指令只有一个地址码，指定某个操作数，另一操作数地址隐含，如累加操作，另一操作数在累加寄存器AC中。二地址指令两个地址码，指出参与运算的两个数在寄存器中的位置，其中一个兼做存放操作结果的地址。三地址指令三个地址码，分别指向源操作数、操作数和操作结果。 　　在二地址指令中，按照操作数的物理位置，可归结位三类：访问内存的指令格式，即存储器存储器（SS）型指令，参与操作的数都在内存里。访问寄存器的指令格式，即寄存器寄存器（RR）型指令，参与操作的数都在寄存器中，机器直接取数，无需访问内存。寄存器-存储器（RS）型指令，即既要访问内存单，又要访问寄存器。 　　在CISC中采用多种格式混合使用的方法。 　　2.指令字长度 　　指令字长度指的是，一个指令字包含的二进制代码的位数，区别于机器字长（计算机能直接处理的二进制数据的位数），机器字长通常与主存单的位数一致。单字长指令，指令字长度等于机器字长度。半字长指令，指令字长度等于半个机器字长度。双字长指令，指令字长度等于两个机器字长度。 　　若指令系统中各个指令长度相等，则称为等长指令字结构，否则叫做变长指令字结构。 　　3.操作数类型 　　4.指令和数据的寻址方式 　　寻址方式，即采用地址指定方式形成操作数或指令地址的方式，分为两类，一是指令寻址方式，二是数据寻址方式。 　　1.指令寻址方式 　　指令寻址方式有两种，一是顺序寻址方式，二是跳跃寻址方式。顺序寻址方式，利用程序计数器PC对指令的顺序号进行计数，按照一定顺序指令在内存中的地址。跳跃寻址方式，当程序转移执行顺序时，采用跳跃寻址方式，下一条指令的地址码不是由PC给出，而是由本条指令给出。 　　2.操作数基本寻址方式 　　操作数来源有三：指令中的地址码直接给出，存储在CPU通用数据寄存器中，存储在内存的数据区中。

操作数地址 　　如上图所示，指令的地址码部分分成了三部分，分别为X、I、A，寻址过程是将形式地址A变换为有效地址。 　　几种寻址方式：方式 　　5.典型指令 　　6.ARM汇编语言 　　第五章 中央处理器 　　1.CPU的功能和组成 　　1.CPU的功能 　　CPU是用于自动完成取指令和执行指令任务的计算机部件，具有如下四方面的基本功能：指令控制，即程序的顺序控制，CPU保证了机器严格按照规定顺序执行指令。操作控制，CPU管理并产生每条指令的操作信号，将其送往响应部件，控制部件按指令要求进行动作。时间控制，即对各种操作实施时间上的定时，指令的操作信号、指令的整个执行过程均受到时间的严格定时。数据加工，即对数据进行算术运算和逻辑运算，这是CPU的根本任务。 　　2.CPU的基本组成 　　运算器和控制器是CPU的两大核心组成部件，一些外部逻辑功能部件，如浮点运算器、cache、总线仲裁器也往往集成到CPU中。控制器，由程序计数器（PC）、指令寄存器、指令译码器、时序产生器和操作控制器组成，是“决策机构”。运算器，由算术逻辑运算单（ALU）、通用寄存器、数据缓冲寄存器（DR）和程序状态寄存器组成。 　　3.CPU中的主要寄存器 　　CPU中至少有六类寄存器，分别是数据缓冲寄存器（DR）、指令寄存器（IR）、程序计数器（PC）、数据地址寄存器（AR）、通用寄存器（R0~R3）、程序状态字寄存器（PSWR）。数据缓冲寄存器（DR），暂时存放ALU的运算结果，或数据存储器读出的一个数据字，或来自外部接口的一个数据字。作用是①作为ALU运算结果和通用寄存器之间信息传送中时间上的缓冲；②补偿CPU和内存、外围设备之间在操作速度上的差别。指令寄存器（IR），保存当前正在执行的一条指令。执行指令时，需将其从指存中读出，再传送至指令寄存器。指令分为操作码和地址码。操作码经过指令译码器译码，向操作控制器发出具体操作的信号。程序计数器（PC），又叫指令计数器，用于使程序连续执行。在执行程序之前，先将程序起始地址放入PC，接着PC简单加一即可，若遇到JMP指令，需要后续指令地址，所以PC包括寄存器和计数两种功能。数据地址寄存器（AR），保存当前CPU访问的数据存储器单的地址。通用寄存器，在ALU执行算术或逻辑运算时，为ALU提供一个工作区。还用作地址指示器、变址寄存器、堆栈指示器等。程序状态字寄存器（PSWR），又叫做状态条件寄存器，保存算术或逻辑运算指令的各种条件代码，例如运算结果进位标志（C）、运算结果溢出标志（V）、运算结果为零标志（Z）、运算结果为负标志（N）等等。 　　4.操作控制器与时序产生器 　　2.指令周期 　　计算机能自动地工作，原因是CPU在取指令和执行指令的封闭循环中。指令周期，指取出一条指令并执行这条指令的时间。各种指令的指令周期不尽相同。指令周期通常由若干CPU周期数表示。CPU周期，又称机器周期，是指内存中读取一个指令字的最短时间，而一个CPU周期又包含若干个时钟周期。

指令周期 　　三者的关系如上图所示，一个指令周期包含了两个CPU周期，第一个CPU周期内完成取指令任务，第二个CPU周期内完成执行指令任务，而每一个CPU周期又包含了4个时钟周期。单周期CPU，每条指令的执行都在一个时钟周期内完成，以最长时间指令为准，效率低。多周期CPU，将指令分成多阶段，每阶段一个时钟周期，时钟周期相对短。 　　各指令的指令周期指令名称指令周期具体过程MOV（RR型指令）两个CPU周期（取指一个，执行一个）取指过程是基于PC的初始指令地址找到指令，并通过地址总线装入指令寄存器，PC内容加一，操作码被译码。执行过程即ALU按照OC送出的控制信号传送数据。LAD（RS型指令）3个CPU周期（取指一个，执行两个）取指过程与MOV指令一样，执行过程分送操作数地址和读取数存数据到通用寄存器中。ADD（RR型指令）两个CPU周期取指同上，执行即ALU按照控制命令，对寄存器中数据进行加法操作，将运算结果放入目标寄存器，进位信号放入状态字寄存器。STO（RS型指令）3个CPU周期执行周期包括了送操作数地址，送操作数和写数存。JMP（无条件转移指令）2个CPU周期执行过程即IR将地址码送至DBUS，再打入PC中。 　　3.时序产生器和控制方式 　　1. 　　电位-脉冲制是时序信号最基本的体制 　　2.时序信号产生器 　　4.流水CPU 　　1.并行处理技术 　　两种含义：一是同时性，二是并发性 　　三种形式：时间并行（时间重叠），空间并行（资源重复），时间并行+空间并行（时间重叠+资源重复） 　　2.流水CPU的结构 　　CPU按照流水线方式组织，通常由三大部分组成：指令部件、指令队列、执行部件 　　3.流水线分类指令流水线，即指令步骤的并行，将指令流处理过程分为取指、译码、取操作数、执行、写回等几个并行处理的过程段。算术流水线，即运算操作步骤的并行，如流水加法器、流水乘法器、流水除法器等。处理机流水线，又称宏流水线，指的是程序步骤的并行。 　　5.RISC CPU 　　CISC和RISC主要特征对比比较内容CISCRISC指令系统复杂、庞大简单、精简指令数目一般大于200一般小于100指令格式一般大于4一般小于4寻址方式一般大于4一般小于4指令字长不固定等长可访存指令不加限制只有取数/存数指令各种指令使用频率相差很大相差不大各种指令执行时间相差很大绝大多数在一个周期完成优化编译实现很难较容易程序源代码长度较短较长控制器实现方式绝大多数为微程序控制绝大多数为硬布线控制软件系统开发时间较短较长 　　第六章 总线系统 　　1.总线的基本概念 　　1.什么是总线？ 　　总线是构成计算机系统的互联机构，是多个系统功能部件之间进行数据传送的公共通道，能在各部件之间实现地址、数据和控制信息的交换，在争用资源的基础上工作。 　　单处理器总线分三类：内部总线（CPU同内部寄存器、运算器的连接）、系统总线（CPU同高速功能部件，如存储器、通道等的连接）、I/O总线（同中、低速I/O设备的连接） 　　总线特征：物理特性（物理连接方式）、功能特性（每一根线的功能）、电气特性（每一根线上信号传递方向和有效电平范围）、时间特性（每根线在何时有效） 　　总线标准化，例如微机采用的标准总线如下表所示：标准总线总线位数总线带宽ISA总线16位8MB/sEISA总线32位33.3MB/sVESA总线32位132MB/sPCI总线64位100MHz 　　总线带宽，是总线本身所能达到的最高传输速率，单位MB/s，★★★会考计算题 　　例题：（1）某总线在一个总线周期中并行传送4个字节的数据，假设一个总线周期等于一个总线时钟周期，总线时钟频率位33MHz，问总线带宽是多少？ 　　（2）若一个总线周期中并行传送64位数据，总线时钟频率升为66MHz，问总线带宽是多少？ 　　解：设总线带宽为
，总线时钟周期
，一个总线周期传送数据量为
，则： 　　（1）
　　简单来说就是，一个周期的数据量除以一个周期的时间（单位s）就得到每秒传输的数据量 　　（2）
　　一个字节8位，64位即8个字节，是4B的两倍，总线时钟频率也变为两倍，则带宽变成4倍。 　　2.总线的连接方式 　　适配器：实现高速CPU和低速外设之间工作速度上的匹配和同步，完成计算机和外设之间的所有数据传送和控制，简称接口。 　　单机系统中采用的总线结构有两种基本类型：单总线结构和多总线结构。单总线结构

单总线结构 　　单总线结构使用单一的系统总线连接CPU、主存和I/O设备。要求连接到总线上的部件必须高速运行，否则可能导致很大的时间延迟。 　　CPU取指令，要把PC中的地址同控制信息一起送至总线，同时加至总线上的所有外设，但只有地址相匹配的设备才执行数据传送操作。取出指令后，CPU检查指令的操作码，判断对数据进行何种操作。 　　CPU对输入/输出设备的操作同主存一样，首先将指令的地址字段送入总线：若地址字段对应的是主存，则主存响应，与CPU发生数据传送，操作码决定数据传送方向。若对应的是外围设备，则外设译码器响应，与CPU发生数据传送，方向由操作码决定。 　　在单总线结构中，某些外围设备也可以指定地址。多总线结构 　　由于所有高速设备、低速设备全挂于同一总线，且总线只能分时工作，导致信息传送效率和吞吐量受到极大限制。 　　多总线结构就是利用总线桥分别连接高速、中速和低速设备，从而提高总线效率和吞吐量，下图为一多总线示例：

多总线结构实例 　　上方，CPU、存储器控制器以及两个PCI-E桥通过接口连到FSB（前端总线）上，两个PCI-E桥又分别连接图形处理器（GPU）和其它高速I/O设备，往下的PCI-E总线分别连接以太网DCI、USB主机控制接口、SATA桥、VGA桥、DMA控制器以及PCI总线扩展桥。SATA总线连接SATA硬盘和光驱，PCI总线第二个USB主控接口，用于连接键盘和鼠标。 　　3.总线内部结构早期总线结构 　　三类信号线：地址线（单向，传送主存与设备的地址）、数据线（双向，传送数据）、控制线（单根线单向，指明数据传送方向，中断控制，定时控制） 　　不足之处：CPU主控，不满足多CPU环境要求；总线结构与CPU紧密相关，通用性较差。当代总线结构

当代总线内部结构 　　CPU与其私有的cache一起作为一个模块与总线相连，且系统允许出现多个该模块。总线控制器完成多个总线请求者之间的协调与仲裁。整个总线分成如下四部分：数据传送总线，由地址线、数据线、控制线组成。仲裁总线，包括总线请求线和总线授权线。中断和同步总线，处理带优先级的中断操作，包括中断请求线和中断认可线。公用线，包括时钟信号线、电源线、地线、系统复位线和加电断电的时序信号线。 　　2.总线接口 　　1.信息传送方式 　　计算机系统中传输信息一般采用串行传送或者并行传送串行传送，只有一条传输线，按照顺序传送表示一个数码的所有bit的脉冲信号，每次一位。通常第一个信号为最低有效位，最后一个信号为最高有效位。为了确定连续传递“0”的个数，需要指定位时间。串行传送时，数据需在发送部件进行并-串变换，称为拆卸，在接受部件进行串-并变换，称为装配。串行传送成本低廉。并行传送，每一位需单独一条传输线，若数据为8bit组成1字节，则需要9条传输线。并行传送一般采用电位传送，速度比串行传送快得多。 　　★★★计算题 　　例题：利用串行方式传送字符，每秒钟传送的bit称为波特率。假设数据传送速率为120字符/秒，每个字符格式包含10bit位（起始位、停止位、8个数据位），问传送的波特率是多少？每个bit位占用时间多少？

利用串行方式传递字符 　　解：波特率 = 10位/字符 × 120字符/秒 = 1200波特 　　每个比特占用时间
为波特率的倒数，所以
　　3.总线仲裁 　　连接到总线上的功能模块有主动和被动两种形态。主方可启动一个总线周期，从方只能响应主方的请求。 　　总线仲裁，是在多个主设备同时竞争总线控制权时，以某种方式选择其中一个主设备作为总线的下一次主方。一般采用的是优先级或者公平策略进行仲裁。主方持续控制总线的时间称为总线占用期。 　　按照总线仲裁电路位置不同，分为集中式仲裁和分布式仲裁。集中式仲裁，每个功能模块有两条线连到总线控制器，一是送往仲裁器的总线请求信号线BR，一条是仲裁器送出的总线授权信号线BG。对功能模块的总线请求查询有以下方式：查询方式具体过程链式查询方式总线授权信号BG按照一定顺序串行地从一个I/O接口传送到下一个I/O接口，若BG到达地接口无总线请求，则继续往下查询，若有请求，则不再查询，该I/O接口获得总线控制权。在这种方式中，离总线仲裁器近的设备有着最高优先级，优点是线路简单、易于扩容，缺点是对询问链电路故障十分敏感。计数器定时查询方式在仲裁器获得请求信号且BS线为“0”时，计数器开始计数，直到与某一请求设备的地址一致时，该设备获得总线使用权，计数器初值可自由设置，具有灵活性。独立请求方式每个功能设备均有总线请求线和总线授权线，可以直接发出总线请求信号，总线仲裁器中的排队电路根据一定优先级决定首先响应哪个设备。优点是响应时间快，对优先级的控制非常灵活，是当代总线标准普遍采用的方式。分布式仲裁，不需要集中的总线仲裁器，每个主方均有自己的仲裁号和仲裁器。当主设备有总线请求时，将唯一的仲裁号发送到仲裁总线上，每个主方将其与自己的仲裁号比较，若仲裁总线上的号大，则它的总线请求不予响应，并撤销。最后获胜者的仲裁号留在仲裁总线上，这是以优先级仲裁策略为基础。 　　第七章 外围设备 　　1.概述 　　外围设备的三个基本部分：存储介质、驱动装置、控制电路。 　　1.外围设备分类 　　一共有五大类外围设备，包括输入设备、输出设备、外存设备、数据通信设备和过程控制设备。 　　2.磁盘 　　3.磁盘技术指标存储密度，包括道密度、位密度和面密度。道密度沿半径方向单位长度磁道数位密度磁道单位长度能记录的二进制代码位数面密度位密度×道密度存储容量，即一个磁盘存储器所能存储的字节总数。平均寻址时间，即读写命令发出后，寻道时间（磁头定位至所需访问的磁道上所需的时间）以及等待时间（所需访问扇区移动到磁头下方的时间）的平均值。平均存取时间，读写命令发出到开始第一笔数据读写所用的平均时间，包括寻道时间、等待时间及相关内务操作时间，后者可忽略不计，所以平均存取时间近似等于平均寻址时间。数据传输率，即磁盘存储器在单位时间内向主机传送数据的字节数。由磁盘cache传送的叫做外部数据传输率，磁盘存储器盘片上的读写数据速率叫做内部数据传输率。 　　★★★计算题 　　例题：磁盘组有6片磁盘，每片有两个记录面，最上最下两个面不用。存储区域内径22cm，外径33cm，道密度为40道/cm，转速6000转/分，问：（1）共有多少柱面？（2）盘组总存储容量是多少？（3）内部数据传输率是多少？（4）采用定长数据块记录格式，直接寻址的最小单位是什么？寻址命令中如何表示磁盘地址？（5）如果某文件长度超过一个磁道的容量，应将它记录在同一个存储面上，还是记录在同一个柱面上？ 　　（1）有效存储区域=16.5-11=5.5（cm），一共有40道/cm×5.5cm，即220个圆柱面。 　　（2）内层磁道周长为
　　每道信息量
　　每面信息量
　　盘组总容量
　　（3）磁盘内部数据传输率
　　（4）采用定长数据块格式，直接寻址的最小单位是一个记录快（一个扇区） 　　3.显示设备 　　1.相关概念 　　分辨率，指显示器所能表示的像素个数。 　　灰度级，黑白显示器中所显示的像素点的亮暗差别。 　　2.VESA显示标准 　　第八章 输入/输出系统 　　1.CPU与外设间的信息交换方式 　　CPU通过I/O接口与外设连接，输入/输出操作也分为两个阶段，即I/O接口和外设间的数据传送以及CPU与I/O接口间的数据传送。I/O接口，是半导体介质构成的逻辑电路，内部包含一些可被CPU直接访问的寄存器，又叫做端口端口作用命令口接收来自CPU等主控设备的控制命令状态口向CPU报告I/O设备的工作状态数据口在外设和总线间交换数据的缓冲寄存器端口的编址方式有统一编址方式和I/O独立编址方式两种，前者将端口看成是普通寄存器，后者将其与普通寄存器分开，有单独的访问指令。 　　输入输出操作一般过程 　　2.程序查询方式 　　2.程序查询方式的接口

程序查询方式接口示意图 　　如上图所示，程序查询方式的接口电路包括以下部分：设备选择电路，CPU通过将设备预先设定的设备地址码放入地址总线上，用以指示CPU要选择的设备，设备选择电路用以判断是否选择的该设备。数据缓冲寄存器，在输入操作时存放外设读出的数据，然后送往CPU，在输出操作时存放CPU送来的数据，以便送往外设输出。设备状态标志，接口中的标志触发器，用来标志设备的工作状态，如“忙”，“准备就绪”，“错误”等，用于对外设进行监视。 　　3.程序查询输入/输出方式 　　是利用程序控制实现CPU和外设之间的数据传送，程序执行动作如下：先向I/O设备发出命令字，请求数据传送。从I/O接口读取状态字。检查状态字中的标志，判断数据交换是否可以进行。若设备未准备就绪，则重复执行(2)，(3)步，直到设备准备交换数据。CPU从I/O接口的数据口读取数据，或者将数据输出至数据口，同时将接口中的状态标志复位。 　　3.程序中断方式 　　1.什么是中断？ 　　中断是一种程序随机切换的方式，有时统称为异常。发生在在外部发生某些随机事件需要处理时，暂停执行主程序，转而去执行中断服务程序，执行完后，回到主程序“断点”处继续执行。 　　中断的典型应用包括：实现CPU与外界进行信息交换的握手联络，一是实现CPU与外设并行工作，二是对于慢速I/O设备能有效提高CPU效率。故障处理，处理掉电、校验错、运算出错等硬件故障和溢出、地址越界、非法指令等软件故障。实时处理，保证在事件出现的实际时间内及时进行处理。程序调度，中断是操作系统进行多任务调度的手段。软中断（程序自愿中断） 　　实际的中断过程：

中断处理过程流程图 　　如上图所示，当CPU执行完一条指令后，判断是否有外设发出中断请求，若有，则在满足响应条件的情况下，响应中断，同时关闭中断，不再受理另外的中断请求。接着，CPU寻找中断源，并保存PC的内容，到中断服务程序入口地址后，转移到中断服务子程序。CPU首先保存现场信息，进行设备服务（如交换数据）后，恢复现场信息，所有动作完成以后，开放中断，回到被中断的主程序的下一条指令。 　　一些问题的说明：CPU在一条指令执行完毕后进入公操作，此时才受理中断请求，外界的中断请求会先存放在接口中的中断源锁存器中，当指令执行完，经过中断请求线到CPU，CPU检查中断信号。为了在执行完中断服务程序后正确返回主程序，需先保存PC的内容以及CPU的一些状态，这些称作保存现场。“中断屏蔽”为了防止CPU在执行中断服务程序时受到新的中断源的影响，当“中断屏蔽”置0时，CPU才受理中断请求。“中断处理的隐操作”，如响应中断、关中断等操作，在主程序和中断服务程序中都看不到。中断分为内中断和外中断，前者是由机器内部原因导致出错引起，后者则是由外部设备请求服务时进行中断。 　　2.中断服务程序入口地址的 　　3.程序中断方式的I/O接口 　　4.单级中断和多级中断 　　4.DMA方式 　　1.DMA的基本概念 　　DMA，全称为Direct Memory Access，即直接内存访问。这种情况下，DMA控制器从CPU完全接管对总线的控制，数据交换无需经过CPU，直接在内存和I/O设备间进行，常用于高速传送成组数据，速度快。 　　DMA方式的特点如下：以响应随机请求的方式，实现主存与I/O设备间的快速数据传送。只能进行简单的数据传送，不能对数据进行判断和计算。CPU和DMA传送可以并行工作，DMA方式中CPU不必等待查询，DMA仅需占用系统总线，不切换程序。DMA方式非常适合主存与高速I/O设备间的简单数据传送。 　　2.DMA传送方式 　　DMA传送分为以下几种方式：成组连续传送方式，DMA发送信号让CPU停止有关总线的使用权，DMA总线控制权，进行数据传送，当传送完毕后，将总线控制权交还CPU。优点控制简单，缺点是内存效能未充分发挥。周期挪用方式，当I/O设备有DMA请求，由I/O设备挪用一个或几个内存周期。透明DMA方式，当CPU工作周期远长于内存存取周期，可采用交替访问内存的方式。 　　5.通道方式 　　1.通道的功能 　　进一步提高CPU效率。通道与CPU分时使用存储器，有两种类型总线，一是系统总线，二是I/O总线。具有通道的机器一般是大型计算机和服务器。 　　2.通道的类型 　　第九章 并行组织与结构 　　1.并行的概念 　　1.什么是并行？ 　　所谓并行性，是指计算机系统具有可以同时进行运算或操作的特性，它包括同时性与并发性两种含义。同时性 两个或两个以上的事件在同一时刻发生。并发性 两个或两个以上的事件在同一时间间隔内发生。 　　2.并行性的等级 　　a）从处理数据的角度看字串位串：同时只对一个字的一位进行处理，是基本的串行处理方式，不存在并行性。字串位并：同时对一个字的所有位进行处理，不同字之间串行处理，开始出现并行。字并位串：同时对许多字的同一位进行处理，具有较高的并行性。全并行：同时对许多字的全部位进行处理，是最高一级的并行。 　　b）从执行程序的角度看指令内部并行：执行一条指令时，内部各微操作的并行。指令级并行：并行执行两条或多条指令。任务级或过程级并行：并行执行两个以上过程或任务（程序段）。作业或程序级并行：并行执行两个以上作业或程序。 　　3.提高并行性的技术途径 　　一共有四条基本技术途径，时间重叠，即时间并行，将一个任务划分为多个相互联系的子任务，每个子任务指定专门的部件完成，多个子任务同时执行，在时间上重叠，能有效提高硬件周转速度。典型应用是流水线技术。资源重复，即空间并行，与传统串行计算每个任务依次使用计算资源不同，资源重复通过复制计算资源，以空间换时间，让多个任务可以同时使用相同的资源，大幅提高计算机系统性能。硬件价格的降低让这一途径得到广泛应用，多处理机本身就是实施“资源重复”的结果。时间重叠+资源重复，同时运用时间并行和空间并行技术，是并行性的主流技术。资源共享，是一种软件方法实现的并行，多个任务能够按照一定时间顺序轮流使用同一套硬件设备。多道程序、分时系统是典型应用。 　　2.多线程与超线程 　　1.硬件线程的概念进程，即程序的动态执行过程，是动态实体，包含程序代码，以及程序执行状态和资源。进程之间相互独立，彼此隔离。线程，是进程中的一个执行单，每个进程拥有若干线程，同一个进程的线程共享进程拥有的全部资源，在调度时不进行资源分配和回收，切换开销小。硬件线程，多个指令流共享同一个支持多线程的处理机，当其中一个指令流暂时不能执行，可转去执行另一个指令流，有效提高处理及执行单的利用率。细粒度多线程和粗粒度多线程，前者每个时钟周期进行线程切换，交替执行两个线程的指令，每个线程的执行速度降低，后者实在遇到代价较高的长延迟操作时才进行线程切换，否则执行同一线程的指令，当长延迟操作导致线程被阻塞的时间远长于指令流水线排空或填充的时间时，这种切换才有意义。 　　2.多处理机SMP 　　1.基本概念 　　SMP，既指计算机硬件体系结构，也指反映此体系结构的操作系统的行为。 　　2.结构 　　3.超线程处理