存储器的分级体系_存储元件的发展经历了哪四个阶段

《微型计算机原理及接口技术》·第五章·存储系统 　　5.1 概述 　　0.引言（1）什么是存储系统？——由 多个速度、容量和价格都不同的存储器，用软硬件方法整合而成的系统，即存储系统（2）什么是存储器？——存储器是微型计算机的基本组成部分，用于存放微型计算机工作时所必需的程序和数据。（3）为什么存储器的性能很大程度上决定了微处理器的性能？——因为微处理器所执行的指令和数据基本上都是从存储器上读取的。 　　5.1.1 存储系统的分级结构 　　目前的微型计算机大都采用分级结构的存储系统，如图5-1所示。整个存储系统从内到外分为4级：内部寄存器高速缓存器内存储器（主存）外存储器（辅存）存放运算数据以及中间的运算结果存放当前访问最频繁的程序和数据存放运行的程序和数据存放外部数据

5-1 存储系统的分级结构示意图【注意】整个存储器系统，从内到外，存储速度逐级递减，存储容量逐级递增。最内层存储器——内部寄存器微处理器中设置寄存器的目的是？——目的是为了减少微处理器访问外部存储器的次数，提高系统性能第二级存储器—— 高速缓存器采用高速缓冲存储器的目的是？——目的是为了解决主存储器与CPU速度不匹配的问题第三级存储器—— 内存储器为什么可以适当降低对内存存取速度的要求？——因为微处理器对存储系统的访问绝大部分落在高速缓冲存储器中，即使内存的存取速度稍慢一些，也不会对整个存储系统的存取速度产生大的影响。最外层存储器—— 外部存储器为什么说“外存较慢的存取速度对整个存储系统来说影响不大”？——虽然与内存相比，外存的存取速度要慢的多，但是CPU并不直接访问外存，而是将外存的内容成批地加载到内存中。 　　5.1.2 半导体存储器的分类 　　1、按存储介质分类半导体存储器磁表面存储器光盘存储器高速缓冲存储器 & 内存储器硬盘（外部存储器）外部存储器2、按存取方式分类随机存取存储器（RAM）只读存储器（ROM）——可以随意访问存储器中的任何一个存储单，存取时间与存储单的物理位置无关，存取速度较快，但掉电时所存储的内容会丢失；——正常工作时，只能读取存储单中的内容，而不能改写，即使掉电，所存储的内容也不会丢失；（挥发性存储器——Volatile Memory）（非挥发性存储器Non-Volatile Memory）适配：【高速缓冲存储器 & 内存储器】适配：【移动存储U盘等】 　　（1）RAM——Random Access Memory静态RAM（SRAM）动态RAM（DRAM）【内存条基本采用】——4个晶体管存储一位二进制信息，至少6个晶体管才能存储和访问一位二进制信息——1个晶体管和1个电容，就可以存储一位二进制信息——存储单有两个稳定的状态，分别表示二进制的”0“和”1“——用电容的充电、放电表示二进制数据——速度快、电路复杂、价格高、集成度低——结构简单、价格低廉、集成度高，但需要【定时刷新】 　　（DRAM的存取速度较慢，并且由于电容存在放电问题，一段时间后所保存的信息会逐渐消失，因此DRAM需要定时刷新，即每隔一段时间就将所存的信息读出再重新写入） 　　（2）ROM——Read Only Memory只读存储器ROM通常用于存放微型计算机的基本程序和数据（如BIOS程序）掩膜式ROM可编程ROM可擦除可编程ROM电可擦除可编程ROM闪存 　　（1）掩膜式ROM——Mask ROM1）数据在制造芯片时根据用户需求写入，一经写入，不可修改2）制作周期较长，生产成本较高，只适用于大批量生产的危机产品中 　　（2）可编程ROM——Programmable ROM，PROM1）用户根据需求编程将熔断丝烧断，即可实现该位”置0“；2）该过程不可逆，因此PROM芯片只能写入一次，写入后其内容无法修改； 　　（3）可擦除可编程ROM（Erasable Programmable ROM，EPROM）1）EPROM芯片可以重复擦除和写入；2）EPROM芯片采用”浮栅晶体管阵列“，写入数据时存储器芯片上所施加的编程电压远高于数字电路的正常工作电压，故EPROM芯片不能在线改写，需要专门的设备才能写入，并且改写前需要先将芯片放置于较强的【紫外线下照射】，擦除掉芯片内容后，再写入新的内容； 　　（4）电可擦除可编程ROM（Electrically-Erasable Programmable ROM，EEPROM）1）可按字节在线改写，但是编程电压仍比数字电路的正常工作电压高，且使用寿命有限2）只适用于存放较为固定不变的信息（如硬件设备的配置信息等） 　　（5）闪存（Flash ROM）1）闪存是可重复擦写的只读存储器，技术上属于EEPROM，但闪存以块为单进行改写2）能耗低，读取速度快，抗震性好，存储可靠性高3）应用：U盘，相机，笔记本…… 　　5.1.3 存储技术的发展 　　云计算基础设施级服务平台级服务应用级服务

　　5.2 内存储器的构成原理 　　5.2.1 存储器芯片的接口特性 　　了解存储器芯片的接口特性，实质上是了解它有哪些信号线，以及这些信号线与总线的连接方法 　　1、EPROM的接口特性芯片容量封装类型27162K*8位24针脚 双列直插式封装27324K*8位24针脚 双列直插式封装27648K*8位28针脚 双列直插式封装K*8位28针脚 双列直插式封装K*8位28针脚 双列直插式封装K*8位28针脚 双列直插式封装

典型EPROM芯片的外接信号线 　　2、EEPROM的接口特性 　　——EEPROM的突出特点是可以在线进行以字节为单位的读写。2816A和2817A均为2K*8位处理器，二者唯一的区别在于后者多了一个【说明存储芯片状态的信号线RDY/BUSY】

常用EEPROM的外接信号线 　　（1）RDY/BUSY高电平低电平RDYBUSY说明芯片准备就绪说明芯片处于忙碌状态写完一个字节后的状态写一个字节时的状态补充【1】该功能使得2817A可以在每写完一个字节之后，向CPU提出中断请求，或者CPU也可以通过查询该引脚，决定是否写入下一个字节；【2】启动”写操作“时，片选等控制信号和数据信号只需要保持极短的时间，在写入过程中，其数据线始终呈【高阻状态】，不会影响CPU继续执行其他程序；【3】采取中断方式既可以在线修改其中存储的参数，又不会影响CPU实时工作，使得2817A在使用上更加方便。3、SRAM的接口特性 　　——常用的SRAM芯片有2K×8位、4K×8位、8K×8、32K×8位和64K×8位等。下图给出了2KB、4KB和8KB SRAM芯片的引脚配置。SRAM的外部引脚信号设置与EEPROM很相似

常用SRAM的外部信号线2128、6116等6232、6264等1）读允许控制信号线OE（低电平有效）1）读/写控制信号线 WE（低电平有效）2）写允许控制信号线WE（低电平有效）WE=0为写允许，WE=1为读允许4、DRAM的接口特性 　　——常用的DRAM芯片有64K×1位、64K×4位、256K×1位、256K×4位、1M×1位、1M×4位和4M×1位等。下图给出了64K×1位DRAM芯片4564的引脚和结构示意图。

4564的引脚配置与内部结构5、单列直插式DRAM存储器的接口特性1）微型计算机一般采用单列直插封装（SIMM）的内存条来构成具有32位或64位数据总线宽度的内存；2）内存条按容量分有256MB、512MB、1GB等多种；3）按内存条上所装存储器的位数分有9位和8位两种。9位的内存条带有【奇偶校验位】，功能全，对硬件的适应性好；而8位的内存条无奇偶校验位，成本相对较低；4）按电路板的引脚数又可分为30线和72线两种通用标准。； 　　5.2.2 内存储器的设计 　　存储器结构的确定存储器芯片的选择存储器的连接1、存储器结构的确定——存储器结构的确定主要是指采用”单存储体结构“还是”多存储体结构“外部数据总线位数8位16位32位存储器结构单体结构双体结构4体结构 　　（1）80286

80286存储器结构示意图存储体类型奇体偶体定义——由奇数地址的存储单组成——包含所有偶数地址的存储单选通信号BHE（低电平有效）A0规则字非规则字低8位数据存储位置偶体奇体高8位数据存储位置奇体偶体完成一个16位数据传送所需周期1个总线周期2个总线周期 　　【通常把CPU通过总线，对微处理器外部（存储器或I/O接口）进行一次访问所需时间，称为一个总线周期】 　　（2）80386/80486

80386/80486存储器结构示意图说明1）整个存储空间分为4个存储体，分别由BE3~BE0选通，4个存储体可以构成32位数据；2）【规则字】最低字节的地址能够被4整除，即A1A0=00；3）规则字可以在一个总线周期里完成32位数据的读写操作，此时4个选通信号同时有效；2、存储器的片选方法——为了简化存储器地址译码电路设计，一般选择同一型号的芯片构成存储体。CPU低位地址总线CPU高位地址信号线与存储芯片的地址线直接相连通过【译码】产生存储芯片的片选控制信号 　　（1）译码方式线选法局部译码法全译码法

存储器的片选信号产生方法 　　——1）线选法1、【高位地址线】直接作为各个存储芯片的片选控制信号2、每次寻址时，作为片选控制信号的地址线只能一位有效，否则不能保证每次只选中一个芯片 　　——2）局部译码法1、对【高位地址线】中的一部分进行译码，以产生各存储器芯片的片选控制信号2、当地址线不够，无法采用”线选法“，且又不需要全部存储空间的寻址能力时，可采用该方法【总结】线选法和局部译码法的共同优点是——”电路简单“，尤其是线选法，无需任何译码电路；缺点是——”没有利用全部的地址空间“ 　　——3）全译码法1、对全部【高位地址线】进行译码，译码输出作为各芯片的片选信号2、该译码方法可以寻址整个地址空间，即使不需要使用全部存储空间，也可采用该法；3、存储器连接存储器连接通常可按下列四个步骤进行：1）根据系统实际装机存储容量，确定存储器在整个存储空间中的地址2）选择合适的存储芯片3）根据地址分配图表以及选用的译码器件，画出相应的地址位图，以确定片选和片内单选择的地址线，进而画出片选译码电路4）画出存储器的连接图

　　5.3 内存条及其相关技术 　　5.3.1 概述 　　（1）SDRAM——同步动态内存——大多数内存条采用的都是DRAM存储芯片，目前PC机大多采用Synchronous DRAM（SDRAM），即同步动态内存。 　　——SDRAM 内存由按行、列组织的存储单阵列组成。需要访问某个存储单时，内存控制器首先发出激活指令，送出行地址，经过几个时钟周期的延迟后，指定行被打开。此时控制器只要向内存发出列地址和读/写命令，就可以访问 打开行 中指定列的信息。 　　——如果要访问 打开行 的其他列，可以继续发出列地址和读/写命令直接访问，但是要访问其他行则必须先发送预充（precharge）命令，关闭当前打开的行，再发出激活命令打开新的行；预充命令也需要多个时钟周期才能完成。【补充】习惯上内存的访问时间以纳秒为单位，但同步动态内存的工作频率受时钟信号控制，即随着时钟信号的节拍进行读写操作，因此同步动态内存的访问延迟时间（Latency）是时钟周期的（1～n）倍。 　　5.3.2 内存条的主要性能指标 　　容量延迟时间行预充电时间行激活时间内存带宽串行存在探测 　　（1）容量——最基本&最直观的性能指标最小的存储单位最基本的存储单位二进制位（bit）字节（byte） 　　——常用的数量级有千字节KB（1KB = 1024B）、兆字节MB（1MB=1024KB）、吉字节GB（1GB=1024MB） 　　（2）CAS延迟时间tCL——反映内存读写速度最重要的性能指标即，从控制器发出列地址选通命令给内存，到内存开始提供数据之间的时间延迟。 　　——内存的CL参数设定所需的最少时钟周期个数，随着内存条工作频率的提升，CL的时钟周期数也会有所增加。 　　（3）RAS到CAS延迟时间tRCD 　　——行地址选通到列地址选通延迟时间tRCD（RAS-to-CAS Delay，RCD），指发出行地址选通RAS命令到发出列地址选通CAS命令之间的最小等待时间。 　　（4）行预充电时间tRP 　　——行预充电（RAS Precharge, RP）时间tRP。在对一行的访问期间要访问另一行时，需要关闭当前打开的行，再打开另一行，所需的时间即为行预充电时间。 　　（5）行激活时间tRAS 　　——行激活时间（Row Active Time）tRAS。DDR SDRAM内存一般设为tCL+tRCD+2。【分割线】上述4个参数的数值越小，说明内存读写的速度越快，花费的时间越少，其中最重要的参数是CL。 　　（6）内存带宽Memory Bandwidth 　　——内存带宽是衡量内存吞吐率的性能指标，带宽越大越好。 　　——DDR内存能够在时钟周期的上升沿和下降沿进行读写操作，即在一个时钟周期内能进行两次读写操作，其实际传输频率是内存核心频率的两倍，且每次可传输64位的数据。 　　（7）串行存在探测SPD 　　——串行存在探测(Serial Presence Detect，SPD)是让计算机能够自动内存条相关配置信息的一种技术。 　　——计算机开机时首先进行上电自检，该自检过程包括自动配置检测到的硬件，对于支持SPD的内存条，计算机就能够从内存条中读出参数设置，进而自动完成内存的参数设置，达到最稳定的性能。 　　5.3.3 内存条的双通道技术 　　用以解决CPU总线带宽与内存带宽不匹配的问题，以较低的成本实现较高的性能提升。 　　——确切地说，双通道技术并不是内存技术，而是一种内存控制和管理技术，该技术采用两个64位的内存控制器，理论上能够用两条同等规格的内存使内存带宽增长一倍。 　　（1）前端总线Front-Side Bus 　　——前端总线是CPU与外界进行数据交换的最主要通道。外频是CPU与主板之间的同步运行频率，也是整个计算机系统的基准频率。 　　——前端总线的速率指数据传输的速度。 　　——双通道技术的实现首先要求主板支持双通道，其次内存条也需要成对配置，一般都采用相同的内存条，这样有利于达到最佳效果。 　　5.3.4 主流内存条简介 　　SDRDDRDDR2DDR3工作电压3.3V2.5V1.8V1.5V接口方式双列直插式双列直插式双列直插式双列直插式引脚数目0内存条缺口数2111传输带宽核心频率×2×64/8 MB/s核心频率×2×64/8 MB/s核心频率×2（I/O总线频率倍增）×2（双倍速率）×64/8 MB/s核心频率×4（I/O总线频率倍增）×2（双倍速率）×64/8 MB/s 　　（1）SDR SDRAM——同步动态内存——”金手指“ 　　——SDR是“Single Data Rate”的缩写，即“单倍速率”。“单倍速率”指在一个时钟周期内只能完成一次数据传输，其传输带宽为内存核心频率×64/8 MB/s 　　（2）DDR SDRAM 　　——DDR是“Double Data Rate”的缩写，即“双倍速率”，在每个时钟周期可以完成两次读写操作，即在时钟信号的上升沿和下降沿都可以读写数据，该技术被称为“双泵”（double pumping）。 　　——DDR内存的核心频率与实际的传输频率不一致，所以用术语“等效频率”说明一秒钟内完成的数据传输次数，单位应该是MT/s，但由于等效频率是核心频率乘以相应的倍数得到的，所以常常也就用MHz作为单位。 　　——DDR内存的等效频率是核心频率的两倍，传输带宽为核心频率×2×64/8 MB/s 　　（3）DDR2 SDRAM 　　——DDR2内存同样采用了“双泵”技术，其内部I/O总线频率为内存核心频率的两倍，两者结合起来，使得DDR2的等效频率是核心频率的4倍，也就是所谓的“4位预取”（4-bit prefetch）技术，所以DDR2内存传输带宽的计算公式为：核心频率×2（I/O总线频率倍增）×2（双倍速率）×64/8 MB/s

DDR2、DDR和SDR内存的性能对比示意图核心频率相同时传输带宽相同时DDR2的传输带宽远高于DDRDDR2的延迟时间大于DDR内存 　　（4）DDR3 SDRAM 　　——DDR3内存不但明显降低了工作电压和能耗，而且进一步提升了数据传输率，达到了“8位预取”，其等效频率为核心频率的8倍。传输带宽计算公式为：核心频率×4（I/O总线频率倍增）×2（双倍速率）×64/8 MB/s 　　5.4 虚拟存储器及存储管理 　　5.4.1 虚拟存储器的基本概念 　　——虚拟存储器技术是为满足用户希望增大内存容量的需求而提出来的。虚拟存储器由主存和辅存组成，辅存作为主存的扩充，由硬件和操作系统自动实现存储信息的调度和管理。对程序员来说，好像微型计算机有一个容量很大的主存。 　　（1）地址空间及地址虚拟地址空间主存地址空间辅存地址空间虚存地址空间实地址空间磁盘存储器的地址空间——程序员编写程序时使用的地址空间，其地址称为“虚地址”或“逻辑地址”——存储运行的程序和数据的空间，其地址称为“主存地址、实地址或物理地址”——用于暂时存放不使用的程序和数据的空间，其地址称为“辅存地址或磁盘地址” 　　——1）地址映像 　　保护方式下的80486具有64TB的虚拟地址空间和4GB的实地址空间，虚拟地址空间比实地址空间大得多，而CPU只能执行主存中的程序，因此需要按某种规则把虚拟地址空间中编写的程序装到主存储器中，这个过程即称为“过程映像”过程。 　　——2）地址变换 　　程序装入主存后，还需要把虚地址变换成对应的实地址，CPU才能访问，这一过程称之为“地址变换”； 　　（2）工作原理 　　调度管理由硬件和操作系统自动实现，整个过程对于程序员来说是透明的。

虚拟存储器的工作过程 　　——程序员按照虚地址编写程序，访问存储器时给出逻辑地址（即虚地址）。 CPU首先对逻辑地址进行内部地址转换，将其分解为 块号 和 块内地址，根据 块号 查地址变换表，确定该块是否在主存内。 　　——如果要访问的信息在主存中，则根据地址变换表中查到的物理地址访问主存；如果访问的块不在主存中，就需要根据逻辑地址进行外部地址交换，得到辅存地址；如果主存中有空闲区域，就直接把辅存中的块送入主存。否则就需要根据替换算法，把主存中暂时不访问的某块信息通过I/O机构送出到辅存中，再把辅存中的块调入主存。 　　——块是主存与辅存之间进行信息传送的基本单位。虚拟存储器的管理方式如下：段式管理页式管理段页式管理 　　5.4.2 80486的段式存储器 　　——段式管理 根据程序需要将存储器划分为大小不同的块，称为段。一个段最小可为1个字节，最大长度与CPU有关。 　　——当一个程序段从辅存调入主存后，只要系统说明了段基址，就可以根据段起始地址和相对偏移量，形成实际的物理地址； 使用虚拟存储器后需要通过地址映像和地址变换将虚拟地址变换为主存的物理地址，才能访问主存单。 　　（1）段描述符表 　　在段式存储器中， 程序的每个段都有一个描述符，说明段的基本情况，其内容包括段基址、界限和访问控制等，称为段描述符。 　　未完待续