PCIe 3.0和PCIe 4.0的区别在哪？ 可以看看这篇文章，更多的是带宽吞吐量，至于编码方式，访问方式，几乎没什么变化。 本节目录 本节内容 一、PCIe总线概述 PCIe总线使用了高速差分线，并采用端到端的链接方式，每一条PCIe链路中只能连接两个设备。还使用了网络通信中的技术，比如支持多种数据路由方式，基于多通路的数据传递方式和基于报文的数据传送方式，并充分考虑在数据传送中出现的服务质量Qos(Quality of Service)问题。 二、PCIe——端到端的数据传递 PCIe链路使用“端到端的数据传递方式”，发送端和接收端中都含有发送逻辑TX和接收逻辑RX。
1、PCIe链路 PCIe总线的物理链路的一个数据通道Lane,有两组差分信号，共4根信号线。一个PCIe链路可以有多条Lane组成。 发送端的发送链路，或者接收端的接收链路，表示发送端的TX部件与接收端的RX部件使用一组差分信号连接。 发送端的接收链路，或者接收端的发送链路，表示发送端的RX部件与接收端的TX部件使用另一组差分信号连接。 2、高速差分信号 高速差分信号要求发送端串接一个AC耦合电容。 差分信号在布线时要求“等长”、“等宽”、“贴近”，并在同一层。外部干扰噪声将同时、同值加载到D+和D-上，减小对信号的逻辑值影响。 差分信号能有效抑制电磁干扰(EMI)，差分信号D+和D-距离相近且信号幅值相等、极性相反，与地线间耦合电磁场的幅值相等，将相互抵消，对外界的电磁干扰较小。 PCIe链路使用差分信号进行数据传送，一个差分信号由D+和D-两个信号组成，接收端通过比较这两个信号的差值，来判断发送端的发送逻辑是“1”还是“0”。 3、PCIe总线带宽、编码 PCIe链路可以支持×1，×2，×4，×8，×16，×32Lane。 PCIe的总线频率与PCIe总线使用版本相关。
PCIe的1.x和2.x规范在物理层采用8/10b编码，PCIe链路上10bit上含有8位的有效数据 PCIe的3.x规范在物理层采用128/130b编码，PCIe链路上130bit上含有128位的有效数据 GT是在PCIe链路上传递的峰值带宽，传递的数据包括开销编码和有效编码，是总线频率×数据位宽×2 吞吐量表示有效带宽，需要根据不同的编码方式进行计算。 PCIe 2.0单Lane的吞吐量：5G×8/10=4Gbps=500MB/s PCIe 3.0单Lane的吞吐量：8G×128/130=7.877Gbps=984.6MB/s
4、PCIe的传送机制 PCIe链路的数据传送采用串行方式，在PCIe接口需要进行串并转换，会存在延时，同时数据报文经过事务层、数据链路层以及物理层，均会产生延时。 PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制，物理链路上无时钟线，接收端通过时钟恢复模块CDR,从接收报文中提取接收时钟，进行同步数据传输，PCIe设置在进行链路训练时将完成时钟的提取工作。
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